GK SDK 源码库: XMIPCLinuxV100R005C00SPC030 (kernel/tools/open_source excluded)
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@@ -0,0 +1,346 @@
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// SPDX-License-Identifier: GPL-2.0+
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/*
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* (C) Copyright 2016 Carlo Caione <carlo@caione.org>
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*/
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#include <common.h>
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#include <cpu_func.h>
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#include <dm.h>
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#include <fdtdec.h>
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#include <malloc.h>
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#include <pwrseq.h>
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#include <mmc.h>
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#include <asm/io.h>
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#include <asm/gpio.h>
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#include <asm/arch/sd_emmc.h>
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#include <linux/log2.h>
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static inline void *get_regbase(const struct mmc *mmc)
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{
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struct meson_mmc_platdata *pdata = mmc->priv;
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return pdata->regbase;
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}
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static inline uint32_t meson_read(struct mmc *mmc, int offset)
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{
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return readl(get_regbase(mmc) + offset);
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}
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static inline void meson_write(struct mmc *mmc, uint32_t val, int offset)
|
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{
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writel(val, get_regbase(mmc) + offset);
|
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}
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static void meson_mmc_config_clock(struct mmc *mmc)
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{
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uint32_t meson_mmc_clk = 0;
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unsigned int clk, clk_src, clk_div;
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if (!mmc->clock)
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return;
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/* 1GHz / CLK_MAX_DIV = 15,9 MHz */
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if (mmc->clock > 16000000) {
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clk = SD_EMMC_CLKSRC_DIV2;
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||||
clk_src = CLK_SRC_DIV2;
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} else {
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clk = SD_EMMC_CLKSRC_24M;
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||||
clk_src = CLK_SRC_24M;
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}
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||||
clk_div = DIV_ROUND_UP(clk, mmc->clock);
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/* 180 phase core clock */
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meson_mmc_clk |= CLK_CO_PHASE_180;
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/* 180 phase tx clock */
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||||
meson_mmc_clk |= CLK_TX_PHASE_000;
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||||
/* clock settings */
|
||||
meson_mmc_clk |= clk_src;
|
||||
meson_mmc_clk |= clk_div;
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||||
meson_write(mmc, meson_mmc_clk, MESON_SD_EMMC_CLOCK);
|
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}
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static int meson_dm_mmc_set_ios(struct udevice *dev)
|
||||
{
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struct mmc *mmc = mmc_get_mmc_dev(dev);
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||||
uint32_t meson_mmc_cfg;
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meson_mmc_config_clock(mmc);
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||||
meson_mmc_cfg = meson_read(mmc, MESON_SD_EMMC_CFG);
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meson_mmc_cfg &= ~CFG_BUS_WIDTH_MASK;
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if (mmc->bus_width == 1)
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||||
meson_mmc_cfg |= CFG_BUS_WIDTH_1;
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else if (mmc->bus_width == 4)
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meson_mmc_cfg |= CFG_BUS_WIDTH_4;
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else if (mmc->bus_width == 8)
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||||
meson_mmc_cfg |= CFG_BUS_WIDTH_8;
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||||
else
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return -EINVAL;
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||||
/* 512 bytes block length */
|
||||
meson_mmc_cfg &= ~CFG_BL_LEN_MASK;
|
||||
meson_mmc_cfg |= CFG_BL_LEN_512;
|
||||
|
||||
/* Response timeout 256 clk */
|
||||
meson_mmc_cfg &= ~CFG_RESP_TIMEOUT_MASK;
|
||||
meson_mmc_cfg |= CFG_RESP_TIMEOUT_256;
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||||
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||||
/* Command-command gap 16 clk */
|
||||
meson_mmc_cfg &= ~CFG_RC_CC_MASK;
|
||||
meson_mmc_cfg |= CFG_RC_CC_16;
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|
||||
meson_write(mmc, meson_mmc_cfg, MESON_SD_EMMC_CFG);
|
||||
|
||||
return 0;
|
||||
}
|
||||
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||||
static void meson_mmc_setup_cmd(struct mmc *mmc, struct mmc_data *data,
|
||||
struct mmc_cmd *cmd)
|
||||
{
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||||
uint32_t meson_mmc_cmd = 0, cfg;
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||||
meson_mmc_cmd |= cmd->cmdidx << CMD_CFG_CMD_INDEX_SHIFT;
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||||
if (cmd->resp_type & MMC_RSP_PRESENT) {
|
||||
if (cmd->resp_type & MMC_RSP_136)
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||||
meson_mmc_cmd |= CMD_CFG_RESP_128;
|
||||
|
||||
if (cmd->resp_type & MMC_RSP_BUSY)
|
||||
meson_mmc_cmd |= CMD_CFG_R1B;
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|
||||
if (!(cmd->resp_type & MMC_RSP_CRC))
|
||||
meson_mmc_cmd |= CMD_CFG_RESP_NOCRC;
|
||||
} else {
|
||||
meson_mmc_cmd |= CMD_CFG_NO_RESP;
|
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}
|
||||
|
||||
if (data) {
|
||||
cfg = meson_read(mmc, MESON_SD_EMMC_CFG);
|
||||
cfg &= ~CFG_BL_LEN_MASK;
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||||
cfg |= ilog2(data->blocksize) << CFG_BL_LEN_SHIFT;
|
||||
meson_write(mmc, cfg, MESON_SD_EMMC_CFG);
|
||||
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||||
if (data->flags == MMC_DATA_WRITE)
|
||||
meson_mmc_cmd |= CMD_CFG_DATA_WR;
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||||
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||||
meson_mmc_cmd |= CMD_CFG_DATA_IO | CMD_CFG_BLOCK_MODE |
|
||||
data->blocks;
|
||||
}
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||||
meson_mmc_cmd |= CMD_CFG_TIMEOUT_4S | CMD_CFG_OWNER |
|
||||
CMD_CFG_END_OF_CHAIN;
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||||
meson_write(mmc, meson_mmc_cmd, MESON_SD_EMMC_CMD_CFG);
|
||||
}
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||||
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||||
static void meson_mmc_setup_addr(struct mmc *mmc, struct mmc_data *data)
|
||||
{
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||||
struct meson_mmc_platdata *pdata = mmc->priv;
|
||||
unsigned int data_size;
|
||||
uint32_t data_addr = 0;
|
||||
|
||||
if (data) {
|
||||
data_size = data->blocks * data->blocksize;
|
||||
|
||||
if (data->flags == MMC_DATA_READ) {
|
||||
data_addr = (ulong) data->dest;
|
||||
invalidate_dcache_range(data_addr,
|
||||
data_addr + data_size);
|
||||
} else {
|
||||
pdata->w_buf = calloc(data_size, sizeof(char));
|
||||
data_addr = (ulong) pdata->w_buf;
|
||||
memcpy(pdata->w_buf, data->src, data_size);
|
||||
flush_dcache_range(data_addr, data_addr + data_size);
|
||||
}
|
||||
}
|
||||
|
||||
meson_write(mmc, data_addr, MESON_SD_EMMC_CMD_DAT);
|
||||
}
|
||||
|
||||
static void meson_mmc_read_response(struct mmc *mmc, struct mmc_cmd *cmd)
|
||||
{
|
||||
if (cmd->resp_type & MMC_RSP_136) {
|
||||
cmd->response[0] = meson_read(mmc, MESON_SD_EMMC_CMD_RSP3);
|
||||
cmd->response[1] = meson_read(mmc, MESON_SD_EMMC_CMD_RSP2);
|
||||
cmd->response[2] = meson_read(mmc, MESON_SD_EMMC_CMD_RSP1);
|
||||
cmd->response[3] = meson_read(mmc, MESON_SD_EMMC_CMD_RSP);
|
||||
} else {
|
||||
cmd->response[0] = meson_read(mmc, MESON_SD_EMMC_CMD_RSP);
|
||||
}
|
||||
}
|
||||
|
||||
static int meson_dm_mmc_send_cmd(struct udevice *dev, struct mmc_cmd *cmd,
|
||||
struct mmc_data *data)
|
||||
{
|
||||
struct mmc *mmc = mmc_get_mmc_dev(dev);
|
||||
struct meson_mmc_platdata *pdata = mmc->priv;
|
||||
uint32_t status;
|
||||
ulong start;
|
||||
int ret = 0;
|
||||
|
||||
/* max block size supported by chip is 512 byte */
|
||||
if (data && data->blocksize > 512)
|
||||
return -EINVAL;
|
||||
|
||||
meson_mmc_setup_cmd(mmc, data, cmd);
|
||||
meson_mmc_setup_addr(mmc, data);
|
||||
|
||||
meson_write(mmc, cmd->cmdarg, MESON_SD_EMMC_CMD_ARG);
|
||||
|
||||
/* use 10s timeout */
|
||||
start = get_timer(0);
|
||||
do {
|
||||
status = meson_read(mmc, MESON_SD_EMMC_STATUS);
|
||||
} while(!(status & STATUS_END_OF_CHAIN) && get_timer(start) < 10000);
|
||||
|
||||
if (!(status & STATUS_END_OF_CHAIN))
|
||||
ret = -ETIMEDOUT;
|
||||
else if (status & STATUS_RESP_TIMEOUT)
|
||||
ret = -ETIMEDOUT;
|
||||
else if (status & STATUS_ERR_MASK)
|
||||
ret = -EIO;
|
||||
|
||||
meson_mmc_read_response(mmc, cmd);
|
||||
|
||||
if (data && data->flags == MMC_DATA_WRITE)
|
||||
free(pdata->w_buf);
|
||||
|
||||
/* reset status bits */
|
||||
meson_write(mmc, STATUS_MASK, MESON_SD_EMMC_STATUS);
|
||||
|
||||
return ret;
|
||||
}
|
||||
|
||||
static const struct dm_mmc_ops meson_dm_mmc_ops = {
|
||||
.send_cmd = meson_dm_mmc_send_cmd,
|
||||
.set_ios = meson_dm_mmc_set_ios,
|
||||
};
|
||||
|
||||
static int meson_mmc_ofdata_to_platdata(struct udevice *dev)
|
||||
{
|
||||
struct meson_mmc_platdata *pdata = dev_get_platdata(dev);
|
||||
fdt_addr_t addr;
|
||||
|
||||
addr = devfdt_get_addr(dev);
|
||||
if (addr == FDT_ADDR_T_NONE)
|
||||
return -EINVAL;
|
||||
|
||||
pdata->regbase = (void *)addr;
|
||||
|
||||
return 0;
|
||||
}
|
||||
|
||||
static int meson_mmc_probe(struct udevice *dev)
|
||||
{
|
||||
struct meson_mmc_platdata *pdata = dev_get_platdata(dev);
|
||||
struct mmc_uclass_priv *upriv = dev_get_uclass_priv(dev);
|
||||
struct mmc *mmc = &pdata->mmc;
|
||||
struct mmc_config *cfg = &pdata->cfg;
|
||||
uint32_t val;
|
||||
#ifdef CONFIG_PWRSEQ
|
||||
struct udevice *pwr_dev;
|
||||
int ret;
|
||||
#endif
|
||||
|
||||
cfg->voltages = MMC_VDD_33_34 | MMC_VDD_32_33 |
|
||||
MMC_VDD_31_32 | MMC_VDD_165_195;
|
||||
cfg->host_caps = MMC_MODE_8BIT | MMC_MODE_4BIT |
|
||||
MMC_MODE_HS_52MHz | MMC_MODE_HS;
|
||||
cfg->f_min = DIV_ROUND_UP(SD_EMMC_CLKSRC_24M, CLK_MAX_DIV);
|
||||
cfg->f_max = 100000000; /* 100 MHz */
|
||||
cfg->b_max = 511; /* max 512 - 1 blocks */
|
||||
cfg->name = dev->name;
|
||||
|
||||
mmc->priv = pdata;
|
||||
upriv->mmc = mmc;
|
||||
|
||||
mmc_set_clock(mmc, cfg->f_min, MMC_CLK_ENABLE);
|
||||
|
||||
#ifdef CONFIG_PWRSEQ
|
||||
/* Enable power if needed */
|
||||
ret = uclass_get_device_by_phandle(UCLASS_PWRSEQ, dev, "mmc-pwrseq",
|
||||
&pwr_dev);
|
||||
if (!ret) {
|
||||
ret = pwrseq_set_power(pwr_dev, true);
|
||||
if (ret)
|
||||
return ret;
|
||||
}
|
||||
#endif
|
||||
|
||||
/* reset all status bits */
|
||||
meson_write(mmc, STATUS_MASK, MESON_SD_EMMC_STATUS);
|
||||
|
||||
/* disable interrupts */
|
||||
meson_write(mmc, 0, MESON_SD_EMMC_IRQ_EN);
|
||||
|
||||
/* enable auto clock mode */
|
||||
val = meson_read(mmc, MESON_SD_EMMC_CFG);
|
||||
val &= ~CFG_SDCLK_ALWAYS_ON;
|
||||
val |= CFG_AUTO_CLK;
|
||||
meson_write(mmc, val, MESON_SD_EMMC_CFG);
|
||||
|
||||
return 0;
|
||||
}
|
||||
|
||||
int meson_mmc_bind(struct udevice *dev)
|
||||
{
|
||||
struct meson_mmc_platdata *pdata = dev_get_platdata(dev);
|
||||
|
||||
return mmc_bind(dev, &pdata->mmc, &pdata->cfg);
|
||||
}
|
||||
|
||||
static const struct udevice_id meson_mmc_match[] = {
|
||||
{ .compatible = "amlogic,meson-gx-mmc" },
|
||||
{ .compatible = "amlogic,meson-axg-mmc" },
|
||||
{ /* sentinel */ }
|
||||
};
|
||||
|
||||
U_BOOT_DRIVER(meson_mmc) = {
|
||||
.name = "meson_gx_mmc",
|
||||
.id = UCLASS_MMC,
|
||||
.of_match = meson_mmc_match,
|
||||
.ops = &meson_dm_mmc_ops,
|
||||
.probe = meson_mmc_probe,
|
||||
.bind = meson_mmc_bind,
|
||||
.ofdata_to_platdata = meson_mmc_ofdata_to_platdata,
|
||||
.platdata_auto_alloc_size = sizeof(struct meson_mmc_platdata),
|
||||
};
|
||||
|
||||
#ifdef CONFIG_PWRSEQ
|
||||
static int meson_mmc_pwrseq_set_power(struct udevice *dev, bool enable)
|
||||
{
|
||||
struct gpio_desc reset;
|
||||
int ret;
|
||||
|
||||
ret = gpio_request_by_name(dev, "reset-gpios", 0, &reset, GPIOD_IS_OUT);
|
||||
if (ret)
|
||||
return ret;
|
||||
dm_gpio_set_value(&reset, 1);
|
||||
udelay(1);
|
||||
dm_gpio_set_value(&reset, 0);
|
||||
udelay(200);
|
||||
|
||||
return 0;
|
||||
}
|
||||
|
||||
static const struct pwrseq_ops meson_mmc_pwrseq_ops = {
|
||||
.set_power = meson_mmc_pwrseq_set_power,
|
||||
};
|
||||
|
||||
static const struct udevice_id meson_mmc_pwrseq_ids[] = {
|
||||
{ .compatible = "mmc-pwrseq-emmc" },
|
||||
{ }
|
||||
};
|
||||
|
||||
U_BOOT_DRIVER(meson_mmc_pwrseq_drv) = {
|
||||
.name = "mmc_pwrseq_emmc",
|
||||
.id = UCLASS_PWRSEQ,
|
||||
.of_match = meson_mmc_pwrseq_ids,
|
||||
.ops = &meson_mmc_pwrseq_ops,
|
||||
};
|
||||
#endif
|
||||
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