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GK SDK 源码库: XMIPCLinuxV100R005C00SPC030 (kernel/tools/open_source excluded)

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2026-09-06 03:52:57 +08:00
commit b1928b41c0
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source/trusted-firmware/trusted-firmware-a-2.8/drivers/renesas/common/ddr/boot_init_dram.h
+18
View File
@@ -0,0 +1,18 @@
/*
* Copyright (c) 2018-2019, Renesas Electronics Corporation. All rights reserved.
*
* SPDX-License-Identifier: BSD-3-Clause
*/
#ifndef BOOT_INIT_DRAM_H
#define BOOT_INIT_DRAM_H
extern int32_t rcar_dram_init(void);
#define INITDRAM_OK 0
#define INITDRAM_NG 0xffffffff
#define INITDRAM_ERR_I 0xffffffff
#define INITDRAM_ERR_O 0xfffffffe
#define INITDRAM_ERR_T 0xfffffff0
#endif /* BOOT_INIT_DRAM_H */
source/trusted-firmware/trusted-firmware-a-2.8/drivers/renesas/common/ddr/ddr.mk
+17
View File
@@ -0,0 +1,17 @@
#
# Copyright (c) 2015-2021, Renesas Electronics Corporation. All rights reserved.
#
# SPDX-License-Identifier: BSD-3-Clause
#
ifeq ($(RCAR_LSI),$(filter $(RCAR_LSI),${RCAR_E3} ${RZ_G2E}))
include drivers/renesas/common/ddr/ddr_a/ddr_a.mk
BL2_SOURCES += drivers/renesas/common/ddr/dram_sub_func.c
else ifeq (${RCAR_LSI},${RCAR_D3})
include drivers/renesas/common/ddr/ddr_a/ddr_a.mk
else ifeq (${RCAR_LSI},${RCAR_V3M})
include drivers/renesas/common/ddr/ddr_a/ddr_a.mk
else
include drivers/renesas/common/ddr/ddr_b/ddr_b.mk
BL2_SOURCES += drivers/renesas/common/ddr/dram_sub_func.c
endif
source/trusted-firmware/trusted-firmware-a-2.8/drivers/renesas/common/ddr/ddr_a/boot_init_dram_regdef.h
+8
View File
@@ -0,0 +1,8 @@
/*
* Copyright (c) 2015-2019, Renesas Electronics Corporation
* All rights reserved.
*
* SPDX-License-Identifier: BSD-3-Clause
*/
#include "../ddr_regs.h"
source/trusted-firmware/trusted-firmware-a-2.8/drivers/renesas/common/ddr/ddr_a/ddr_a.mk
+13
View File
@@ -0,0 +1,13 @@
#
# Copyright (c) 2015-2021, Renesas Electronics Corporation. All rights reserved.
#
# SPDX-License-Identifier: BSD-3-Clause
#
ifeq ($(RCAR_LSI),$(filter $(RCAR_LSI),${RCAR_E3} ${RZ_G2E}))
BL2_SOURCES += drivers/renesas/common/ddr/ddr_a/ddr_init_e3.c
else ifeq (${RCAR_LSI},${RCAR_D3})
BL2_SOURCES += drivers/renesas/common/ddr/ddr_a/ddr_init_d3.c
else
BL2_SOURCES += drivers/renesas/common/ddr/ddr_a/ddr_init_v3m.c
endif
source/trusted-firmware/trusted-firmware-a-2.8/drivers/renesas/common/ddr/ddr_a/ddr_init_d3.c
+735
View File
@@ -0,0 +1,735 @@
/*
* Copyright (c) 2015-2021, Renesas Electronics Corporation.
* All rights reserved.
*
* SPDX-License-Identifier: BSD-3-Clause
*/
#include <stdint.h>
#include <lib/mmio.h>
#include <common/debug.h>
#include "rcar_def.h"
#include "../ddr_regs.h"
#define RCAR_DDR_VERSION "rev.0.02"
/* Average periodic refresh interval[ns]. Support 3900,7800 */
#define REFRESH_RATE 3900
#if RCAR_LSI != RCAR_D3
#error "Don't have DDR initialize routine."
#endif
static void init_ddr_d3_1866(void)
{
uint32_t i, r2, r3, r5, r6, r7, r12;
mmio_write_32(DBSC_DBSYSCNT0, 0x00001234);
mmio_write_32(DBSC_DBKIND, 0x00000007);
mmio_write_32(DBSC_DBMEMCONF_0_0, 0x0f030a01);
mmio_write_32(DBSC_DBPHYCONF0, 0x00000001);
mmio_write_32(DBSC_DBTR0, 0x0000000D);
mmio_write_32(DBSC_DBTR1, 0x00000009);
mmio_write_32(DBSC_DBTR2, 0x00000000);
mmio_write_32(DBSC_DBTR3, 0x0000000D);
mmio_write_32(DBSC_DBTR4, 0x000D000D);
mmio_write_32(DBSC_DBTR5, 0x0000002D);
mmio_write_32(DBSC_DBTR6, 0x00000020);
mmio_write_32(DBSC_DBTR7, 0x00060006);
mmio_write_32(DBSC_DBTR8, 0x00000021);
mmio_write_32(DBSC_DBTR9, 0x00000007);
mmio_write_32(DBSC_DBTR10, 0x0000000E);
mmio_write_32(DBSC_DBTR11, 0x0000000C);
mmio_write_32(DBSC_DBTR12, 0x00140014);
mmio_write_32(DBSC_DBTR13, 0x000000F2);
mmio_write_32(DBSC_DBTR14, 0x00170006);
mmio_write_32(DBSC_DBTR15, 0x00060005);
mmio_write_32(DBSC_DBTR16, 0x09210507);
mmio_write_32(DBSC_DBTR17, 0x040E0000);
mmio_write_32(DBSC_DBTR18, 0x00000200);
mmio_write_32(DBSC_DBTR19, 0x0129004B);
mmio_write_32(DBSC_DBTR20, 0x020000FB);
mmio_write_32(DBSC_DBTR21, 0x00040004);
mmio_write_32(DBSC_DBBL, 0x00000000);
mmio_write_32(DBSC_DBODT0, 0x00000001);
mmio_write_32(DBSC_DBADJ0, 0x00000001);
mmio_write_32(DBSC_DBSYSCONF1, 0x00000002);
mmio_write_32(DBSC_DBDFICNT_0, 0x00000010);
mmio_write_32(DBSC_DBBCAMDIS, 0x00000001);
mmio_write_32(DBSC_DBSCHRW1, 0x00000046);
mmio_write_32(DBSC_SCFCTST0, 0x0C050B03);
mmio_write_32(DBSC_SCFCTST1, 0x0305030C);
mmio_write_32(DBSC_DBPDLK_0, 0x0000A55A);
mmio_write_32(DBSC_DBCMD, 0x01000001);
mmio_write_32(DBSC_DBCMD, 0x08000000);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x80010000);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000008);
mmio_write_32(DBSC_DBPDRGD_0, 0x000B8000);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000090);
mmio_write_32(DBSC_DBPDRGD_0, 0x04058A04);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000091);
mmio_write_32(DBSC_DBPDRGD_0, 0x0007BB6B);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000095);
mmio_write_32(DBSC_DBPDRGD_0, 0x0007BBAD);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000099);
mmio_write_32(DBSC_DBPDRGD_0, 0x0007BB6B);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000090);
mmio_write_32(DBSC_DBPDRGD_0, 0x04058A00);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000021);
mmio_write_32(DBSC_DBPDRGD_0, 0x0024641E);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00010073);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000090);
mmio_write_32(DBSC_DBPDRGD_0, 0x0C058A00);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000090);
mmio_write_32(DBSC_DBPDRGD_0, 0x04058A00);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000003);
mmio_write_32(DBSC_DBPDRGD_0, 0x0780C700);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000007);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(30)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000004);
mmio_write_32(DBSC_DBPDRGD_0,
(uint32_t) (REFRESH_RATE * 928 / 125) - 400
+ 0x0A300000);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000022);
mmio_write_32(DBSC_DBPDRGD_0, 0x1000040B);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000023);
mmio_write_32(DBSC_DBPDRGD_0, 0x35A00D77);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000024);
mmio_write_32(DBSC_DBPDRGD_0, 0x2A8A2C28);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000025);
mmio_write_32(DBSC_DBPDRGD_0, 0x30005E00);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000026);
mmio_write_32(DBSC_DBPDRGD_0, 0x0014CB49);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000027);
mmio_write_32(DBSC_DBPDRGD_0, 0x00000F14);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000028);
mmio_write_32(DBSC_DBPDRGD_0, 0x00000046);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000029);
if (REFRESH_RATE > 3900) {
mmio_write_32(DBSC_DBPDRGD_0, 0x00000020);
} else {
mmio_write_32(DBSC_DBPDRGD_0, 0x000000A0);
}
mmio_write_32(DBSC_DBPDRGA_0, 0x0000002C);
mmio_write_32(DBSC_DBPDRGD_0, 0x81003047);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000020);
mmio_write_32(DBSC_DBPDRGD_0, 0x00181884);
mmio_write_32(DBSC_DBPDRGA_0, 0x0000001A);
mmio_write_32(DBSC_DBPDRGD_0, 0x33C03C10);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A7);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A8);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A9);
mmio_write_32(DBSC_DBPDRGD_0, 0x000D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C7);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C8);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C9);
mmio_write_32(DBSC_DBPDRGD_0, 0x000D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x0000000E);
r2 = (mmio_read_32(DBSC_DBPDRGD_0) & 0x0000FF00) >> 0x9;
r3 = (r2 << 16) + (r2 << 8) + r2;
r6 = (r2 << 24) + (r2 << 16) + (r2 << 8) + r2;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000011);
mmio_write_32(DBSC_DBPDRGD_0, r3);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000012);
mmio_write_32(DBSC_DBPDRGD_0, r3);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000016);
mmio_write_32(DBSC_DBPDRGD_0, r6);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000017);
mmio_write_32(DBSC_DBPDRGD_0, r6);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000018);
mmio_write_32(DBSC_DBPDRGD_0, r6);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000019);
mmio_write_32(DBSC_DBPDRGD_0, r6);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00010181);
mmio_write_32(DBSC_DBCMD, 0x08000001);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00010601);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
for (i = 0; i < 2; i++) {
mmio_write_32(DBSC_DBPDRGA_0, 0xB1 + i * 0x20);
r5 = (mmio_read_32(DBSC_DBPDRGD_0) & 0xFF00) >> 0x8;
mmio_write_32(DBSC_DBPDRGA_0, 0xB4 + i * 0x20);
r6 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFF;
mmio_write_32(DBSC_DBPDRGA_0, 0xB3 + i * 0x20);
r7 = mmio_read_32(DBSC_DBPDRGD_0) & 0x7;
if (r6 > 0) {
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFFF8;
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 | ((r7 + 0x1) & 0x7));
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFF00;
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 | r6);
} else {
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFFF8;
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 | r7);
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFF00;
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 |
((r6 + (r5 << 1)) & 0xFF));
}
}
mmio_write_32(DBSC_DBPDRGA_0, 0x00000005);
mmio_write_32(DBSC_DBPDRGD_0, 0xC1AA00C0);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00010801);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000005);
mmio_write_32(DBSC_DBPDRGD_0, 0xC1AA00D8);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x0001F001);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x000000AF);
r2 = mmio_read_32(DBSC_DBPDRGD_0);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000AF);
mmio_write_32(DBSC_DBPDRGD_0, ((r2 + 0x1) & 0xFF) | (r2 & 0xFFFFFF00));
mmio_write_32(DBSC_DBPDRGA_0, 0x000000CF);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000CF);
r2 = mmio_read_32(DBSC_DBPDRGD_0);
mmio_write_32(DBSC_DBPDRGD_0, ((r2 + 0x1) & 0xFF) | (r2 & 0xFFFFFF00));
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C000285);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C000285);
mmio_write_32(DBSC_DBPDRGA_0, 0x0000002C);
mmio_write_32(DBSC_DBPDRGD_0, 0x81003087);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00010401);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
for (i = 0; i < 2; i++) {
mmio_write_32(DBSC_DBPDRGA_0, 0xB1 + i * 0x20);
r5 = ((mmio_read_32(DBSC_DBPDRGD_0) & 0xFF00) >> 0x8);
mmio_write_32(DBSC_DBPDRGA_0, 0xB4 + i * 0x20);
r6 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFF;
mmio_write_32(DBSC_DBPDRGA_0, 0xB3 + i * 0x20);
r7 = mmio_read_32(DBSC_DBPDRGD_0) & 0x7;
r12 = (r5 >> 0x2);
if (r12 < r6) {
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFFF8;
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 | ((r7 + 0x1) & 0x7));
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFF00;
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 | ((r6 - r12) & 0xFF));
} else {
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFFF8;
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 | (r7 & 0x7));
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFF00;
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 |
((r6 + r5 +
(r5 >> 1) + r12) & 0xFF));
}
}
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00015001);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000003);
mmio_write_32(DBSC_DBPDRGD_0, 0x0380C700);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000007);
while (mmio_read_32(DBSC_DBPDRGD_0) & BIT(30))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000021);
mmio_write_32(DBSC_DBPDRGD_0, 0x0024643E);
mmio_write_32(DBSC_DBBUS0CNF1, 0x00000010);
mmio_write_32(DBSC_DBCALCNF,
(uint32_t) (64000000 / REFRESH_RATE) + 0x01000000);
mmio_write_32(DBSC_DBRFCNF1,
(uint32_t) (REFRESH_RATE * 116 / 125) + 0x00080000);
mmio_write_32(DBSC_DBRFCNF2, 0x00010000);
mmio_write_32(DBSC_DBDFICUPDCNF, 0x40100001);
mmio_write_32(DBSC_DBRFEN, 0x00000001);
mmio_write_32(DBSC_DBACEN, 0x00000001);
mmio_write_32(DBSC_DBPDLK_0, 0x00000000);
mmio_write_32(DBSC_DBSYSCNT0, 0x00000000);
#ifdef ddr_qos_init_setting // only for non qos_init
mmio_write_32(DBSC_DBSYSCNT0, 0x00001234);
mmio_write_32(DBSC_DBCAM0CNF1, 0x00043218);
mmio_write_32(DBSC_DBCAM0CNF2, 0x000000F4);
mmio_write_32(DBSC_DBSCHCNT0, 0x000f0037);
mmio_write_32(DBSC_DBSCHSZ0, 0x00000001);
mmio_write_32(DBSC_DBSCHRW0, 0x22421111);
mmio_write_32(DBSC_SCFCTST2, 0x012F1123);
mmio_write_32(DBSC_DBSCHQOS00, 0x00000F00);
mmio_write_32(DBSC_DBSCHQOS01, 0x00000B00);
mmio_write_32(DBSC_DBSCHQOS02, 0x00000000);
mmio_write_32(DBSC_DBSCHQOS03, 0x00000000);
mmio_write_32(DBSC_DBSCHQOS40, 0x00000300);
mmio_write_32(DBSC_DBSCHQOS41, 0x000002F0);
mmio_write_32(DBSC_DBSCHQOS42, 0x00000200);
mmio_write_32(DBSC_DBSCHQOS43, 0x00000100);
mmio_write_32(DBSC_DBSCHQOS90, 0x00000300);
mmio_write_32(DBSC_DBSCHQOS91, 0x000002F0);
mmio_write_32(DBSC_DBSCHQOS92, 0x00000200);
mmio_write_32(DBSC_DBSCHQOS93, 0x00000100);
mmio_write_32(DBSC_DBSCHQOS130, 0x00000100);
mmio_write_32(DBSC_DBSCHQOS131, 0x000000F0);
mmio_write_32(DBSC_DBSCHQOS132, 0x000000A0);
mmio_write_32(DBSC_DBSCHQOS133, 0x00000040);
mmio_write_32(DBSC_DBSCHQOS140, 0x000000C0);
mmio_write_32(DBSC_DBSCHQOS141, 0x000000B0);
mmio_write_32(DBSC_DBSCHQOS142, 0x00000080);
mmio_write_32(DBSC_DBSCHQOS143, 0x00000040);
mmio_write_32(DBSC_DBSCHQOS150, 0x00000040);
mmio_write_32(DBSC_DBSCHQOS151, 0x00000030);
mmio_write_32(DBSC_DBSCHQOS152, 0x00000020);
mmio_write_32(DBSC_DBSCHQOS153, 0x00000010);
mmio_write_32(0xE67F0018, 0x00000001);
mmio_write_32(DBSC_DBSYSCNT0, 0x00000000);
#endif
}
static void init_ddr_d3_1600(void)
{
uint32_t i, r2, r3, r5, r6, r7, r12;
mmio_write_32(CPG_CPGWPR, 0x5A5AFFFF);
mmio_write_32(CPG_CPGWPCR, 0xA5A50000);
mmio_write_32(CPG_SRCR4, 0x20000000);
mmio_write_32(0xE61500DC, 0xe2200000);
while (!(mmio_read_32(CPG_PLLECR) & BIT(11)))
;
mmio_write_32(CPG_SRSTCLR4, 0x20000000);
mmio_write_32(CPG_CPGWPCR, 0xA5A50001);
mmio_write_32(DBSC_DBSYSCNT0, 0x00001234);
mmio_write_32(DBSC_DBKIND, 0x00000007);
mmio_write_32(DBSC_DBMEMCONF_0_0, 0x0f030a01);
mmio_write_32(DBSC_DBPHYCONF0, 0x00000001);
mmio_write_32(DBSC_DBTR0, 0x0000000B);
mmio_write_32(DBSC_DBTR1, 0x00000008);
mmio_write_32(DBSC_DBTR2, 0x00000000);
mmio_write_32(DBSC_DBTR3, 0x0000000B);
mmio_write_32(DBSC_DBTR4, 0x000B000B);
mmio_write_32(DBSC_DBTR5, 0x00000027);
mmio_write_32(DBSC_DBTR6, 0x0000001C);
mmio_write_32(DBSC_DBTR7, 0x00060006);
mmio_write_32(DBSC_DBTR8, 0x00000020);
mmio_write_32(DBSC_DBTR9, 0x00000006);
mmio_write_32(DBSC_DBTR10, 0x0000000C);
mmio_write_32(DBSC_DBTR11, 0x0000000A);
mmio_write_32(DBSC_DBTR12, 0x00120012);
mmio_write_32(DBSC_DBTR13, 0x000000CE);
mmio_write_32(DBSC_DBTR14, 0x00140005);
mmio_write_32(DBSC_DBTR15, 0x00050004);
mmio_write_32(DBSC_DBTR16, 0x071F0305);
mmio_write_32(DBSC_DBTR17, 0x040C0000);
mmio_write_32(DBSC_DBTR18, 0x00000200);
mmio_write_32(DBSC_DBTR19, 0x01000040);
mmio_write_32(DBSC_DBTR20, 0x020000D6);
mmio_write_32(DBSC_DBTR21, 0x00040004);
mmio_write_32(DBSC_DBBL, 0x00000000);
mmio_write_32(DBSC_DBODT0, 0x00000001);
mmio_write_32(DBSC_DBADJ0, 0x00000001);
mmio_write_32(DBSC_DBSYSCONF1, 0x00000002);
mmio_write_32(DBSC_DBDFICNT_0, 0x00000010);
mmio_write_32(DBSC_DBBCAMDIS, 0x00000001);
mmio_write_32(DBSC_DBSCHRW1, 0x00000046);
mmio_write_32(DBSC_SCFCTST0, 0x0D050B03);
mmio_write_32(DBSC_SCFCTST1, 0x0306030C);
mmio_write_32(DBSC_DBPDLK_0, 0x0000A55A);
mmio_write_32(DBSC_DBCMD, 0x01000001);
mmio_write_32(DBSC_DBCMD, 0x08000000);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x80010000);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000008);
mmio_write_32(DBSC_DBPDRGD_0, 0x000B8000);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000090);
mmio_write_32(DBSC_DBPDRGD_0, 0x04058904);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000091);
mmio_write_32(DBSC_DBPDRGD_0, 0x0007BB6B);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000095);
mmio_write_32(DBSC_DBPDRGD_0, 0x0007BBAD);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000099);
mmio_write_32(DBSC_DBPDRGD_0, 0x0007BB6B);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000090);
mmio_write_32(DBSC_DBPDRGD_0, 0x04058900);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000021);
mmio_write_32(DBSC_DBPDRGD_0, 0x0024641E);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00010073);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000090);
mmio_write_32(DBSC_DBPDRGD_0, 0x0C058900);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000090);
mmio_write_32(DBSC_DBPDRGD_0, 0x04058900);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000003);
mmio_write_32(DBSC_DBPDRGD_0, 0x0780C700);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000007);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(30)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000004);
mmio_write_32(DBSC_DBPDRGD_0,
(uint32_t) (REFRESH_RATE * 792 / 125) - 400 + 0x08B00000);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000022);
mmio_write_32(DBSC_DBPDRGD_0, 0x1000040B);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000023);
mmio_write_32(DBSC_DBPDRGD_0, 0x2D9C0B66);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000024);
mmio_write_32(DBSC_DBPDRGD_0, 0x2A88B400);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000025);
mmio_write_32(DBSC_DBPDRGD_0, 0x30005200);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000026);
mmio_write_32(DBSC_DBPDRGD_0, 0x0014A9C9);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000027);
mmio_write_32(DBSC_DBPDRGD_0, 0x00000D70);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000028);
mmio_write_32(DBSC_DBPDRGD_0, 0x00000046);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000029);
if (REFRESH_RATE > 3900) {
mmio_write_32(DBSC_DBPDRGD_0, 0x00000018);
} else {
mmio_write_32(DBSC_DBPDRGD_0, 0x00000098);
}
mmio_write_32(DBSC_DBPDRGA_0, 0x0000002C);
mmio_write_32(DBSC_DBPDRGD_0, 0x81003047);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000020);
mmio_write_32(DBSC_DBPDRGD_0, 0x00181884);
mmio_write_32(DBSC_DBPDRGA_0, 0x0000001A);
mmio_write_32(DBSC_DBPDRGD_0, 0x33C03C10);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A7);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A8);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A9);
mmio_write_32(DBSC_DBPDRGD_0, 0x000D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C7);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C8);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C9);
mmio_write_32(DBSC_DBPDRGD_0, 0x000D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x0000000E);
r2 = (mmio_read_32(DBSC_DBPDRGD_0) & 0x0000FF00) >> 0x9;
r3 = (r2 << 16) + (r2 << 8) + r2;
r6 = (r2 << 24) + (r2 << 16) + (r2 << 8) + r2;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000011);
mmio_write_32(DBSC_DBPDRGD_0, r3);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000012);
mmio_write_32(DBSC_DBPDRGD_0, r3);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000016);
mmio_write_32(DBSC_DBPDRGD_0, r6);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000017);
mmio_write_32(DBSC_DBPDRGD_0, r6);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000018);
mmio_write_32(DBSC_DBPDRGD_0, r6);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000019);
mmio_write_32(DBSC_DBPDRGD_0, r6);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00010181);
mmio_write_32(DBSC_DBCMD, 0x08000001);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00010601);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
for (i = 0; i < 2; i++) {
mmio_write_32(DBSC_DBPDRGA_0, 0xB1 + i * 0x20);
r5 = (mmio_read_32(DBSC_DBPDRGD_0) & 0xFF00) >> 0x8;
mmio_write_32(DBSC_DBPDRGA_0, 0xB4 + i * 0x20);
r6 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFF;
mmio_write_32(DBSC_DBPDRGA_0, 0xB3 + i * 0x20);
r7 = mmio_read_32(DBSC_DBPDRGD_0) & 0x7;
if (r6 > 0) {
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFFF8;
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 | ((r7 + 0x1) & 0x7));
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFF00;
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 | r6);
} else {
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFFF8;
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 | r7);
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFF00;
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 |
((r6 + (r5 << 1)) & 0xFF));
}
}
mmio_write_32(DBSC_DBPDRGA_0, 0x00000005);
mmio_write_32(DBSC_DBPDRGD_0, 0xC1AA00C0);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00010801);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000005);
mmio_write_32(DBSC_DBPDRGD_0, 0xC1AA00D8);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x0001F001);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x000000AF);
r2 = mmio_read_32(DBSC_DBPDRGD_0);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000AF);
mmio_write_32(DBSC_DBPDRGD_0, ((r2 + 0x1) & 0xFF) | (r2 & 0xFFFFFF00));
mmio_write_32(DBSC_DBPDRGA_0, 0x000000CF);
r2 = mmio_read_32(DBSC_DBPDRGD_0);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000CF);
mmio_write_32(DBSC_DBPDRGD_0, ((r2 + 0x1) & 0xFF) | (r2 & 0xFFFFFF00));
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C000285);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C000285);
mmio_write_32(DBSC_DBPDRGA_0, 0x0000002C);
mmio_write_32(DBSC_DBPDRGD_0, 0x81003087);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00010401);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
for (i = 0; i < 2; i++) {
mmio_write_32(DBSC_DBPDRGA_0, 0xB1 + i * 0x20);
r5 = (mmio_read_32(DBSC_DBPDRGD_0) & 0xFF00) >> 0x8;
mmio_write_32(DBSC_DBPDRGA_0, 0xB4 + i * 0x20);
r6 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFF;
mmio_write_32(DBSC_DBPDRGA_0, 0xB3 + i * 0x20);
r7 = mmio_read_32(DBSC_DBPDRGD_0) & 0x7;
r12 = (r5 >> 0x2);
if (r12 < r6) {
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFFF8;
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 | ((r7 + 0x1) & 0x7));
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFF00;
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 | ((r6 - r12) & 0xFF));
} else {
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFFF8;
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 | (r7 & 0x7));
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
r2 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFF00;
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 |
((r6 + r5 +
(r5 >> 1) + r12) & 0xFF));
}
}
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00015001);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000003);
mmio_write_32(DBSC_DBPDRGD_0, 0x0380C700);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000007);
while (mmio_read_32(DBSC_DBPDRGD_0) & BIT(30))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000021);
mmio_write_32(DBSC_DBPDRGD_0, 0x0024643E);
mmio_write_32(DBSC_DBBUS0CNF1, 0x00000010);
mmio_write_32(DBSC_DBCALCNF,
(uint32_t) (64000000 / REFRESH_RATE) + 0x01000000);
mmio_write_32(DBSC_DBRFCNF1,
(uint32_t) (REFRESH_RATE * 99 / 125) + 0x00080000);
mmio_write_32(DBSC_DBRFCNF2, 0x00010000);
mmio_write_32(DBSC_DBDFICUPDCNF, 0x40100001);
mmio_write_32(DBSC_DBRFEN, 0x00000001);
mmio_write_32(DBSC_DBACEN, 0x00000001);
mmio_write_32(DBSC_DBPDLK_0, 0x00000000);
mmio_write_32(DBSC_DBSYSCNT0, 0x00000000);
#ifdef ddr_qos_init_setting // only for non qos_init
mmio_write_32(DBSC_DBSYSCNT0, 0x00001234);
mmio_write_32(DBSC_DBCAM0CNF1, 0x00043218);
mmio_write_32(DBSC_DBCAM0CNF2, 0x000000F4);
mmio_write_32(DBSC_DBSCHCNT0, 0x000f0037);
mmio_write_32(DBSC_DBSCHSZ0, 0x00000001);
mmio_write_32(DBSC_DBSCHRW0, 0x22421111);
mmio_write_32(DBSC_SCFCTST2, 0x012F1123);
mmio_write_32(DBSC_DBSCHQOS00, 0x00000F00);
mmio_write_32(DBSC_DBSCHQOS01, 0x00000B00);
mmio_write_32(DBSC_DBSCHQOS02, 0x00000000);
mmio_write_32(DBSC_DBSCHQOS03, 0x00000000);
mmio_write_32(DBSC_DBSCHQOS40, 0x00000300);
mmio_write_32(DBSC_DBSCHQOS41, 0x000002F0);
mmio_write_32(DBSC_DBSCHQOS42, 0x00000200);
mmio_write_32(DBSC_DBSCHQOS43, 0x00000100);
mmio_write_32(DBSC_DBSCHQOS90, 0x00000300);
mmio_write_32(DBSC_DBSCHQOS91, 0x000002F0);
mmio_write_32(DBSC_DBSCHQOS92, 0x00000200);
mmio_write_32(DBSC_DBSCHQOS93, 0x00000100);
mmio_write_32(DBSC_DBSCHQOS130, 0x00000100);
mmio_write_32(DBSC_DBSCHQOS131, 0x000000F0);
mmio_write_32(DBSC_DBSCHQOS132, 0x000000A0);
mmio_write_32(DBSC_DBSCHQOS133, 0x00000040);
mmio_write_32(DBSC_DBSCHQOS140, 0x000000C0);
mmio_write_32(DBSC_DBSCHQOS141, 0x000000B0);
mmio_write_32(DBSC_DBSCHQOS142, 0x00000080);
mmio_write_32(DBSC_DBSCHQOS143, 0x00000040);
mmio_write_32(DBSC_DBSCHQOS150, 0x00000040);
mmio_write_32(DBSC_DBSCHQOS151, 0x00000030);
mmio_write_32(DBSC_DBSCHQOS152, 0x00000020);
mmio_write_32(DBSC_DBSCHQOS153, 0x00000010);
mmio_write_32(0xE67F0018, 0x00000001);
mmio_write_32(DBSC_DBSYSCNT0, 0x00000000);
#endif
}
#define PRR 0xFFF00044U
#define PRR_PRODUCT_MASK 0x00007F00U
#define PRR_PRODUCT_D3 0x00005800U
#define MODEMR_MD19 BIT(19)
int32_t rcar_dram_init(void)
{
uint32_t reg;
uint32_t ddr_mbps;
reg = mmio_read_32(PRR);
if ((reg & PRR_PRODUCT_MASK) != PRR_PRODUCT_D3) {
ERROR("LSI Product ID (PRR=0x%x) DDR initialize not supported.\n",
reg);
panic();
}
reg = mmio_read_32(RST_MODEMR);
if (reg & MODEMR_MD19) {
init_ddr_d3_1866();
ddr_mbps = 1866;
} else {
init_ddr_d3_1600();
ddr_mbps = 1600;
}
NOTICE("BL2: DDR%d(%s)\n", ddr_mbps, RCAR_DDR_VERSION);
return 0;
}
source/trusted-firmware/trusted-firmware-a-2.8/drivers/renesas/common/ddr/ddr_a/ddr_init_e3.c
+1712
View File
File diff suppressed because it is too large Load Diff
source/trusted-firmware/trusted-firmware-a-2.8/drivers/renesas/common/ddr/ddr_a/ddr_init_v3m.c
+339
View File
@@ -0,0 +1,339 @@
/*
* Copyright (c) 2015-2019, Renesas Electronics Corporation
* All rights reserved.
*
* SPDX-License-Identifier: BSD-3-Clause
*/
#include <lib/mmio.h>
#include <lib/utils_def.h>
#include <stdint.h>
#include "boot_init_dram.h"
#include "rcar_def.h"
#include "../ddr_regs.h"
static uint32_t init_ddr_v3m_1600(void)
{
uint32_t i, r2, r5, r6, r7, r12;
mmio_write_32(DBSC_DBSYSCNT0, 0x00001234);
mmio_write_32(DBSC_DBKIND, 0x00000007);
#if RCAR_DRAM_DDR3L_MEMCONF == 0
mmio_write_32(DBSC_DBMEMCONF_0_0, 0x0f030a02); // 1GB: Eagle
#else
mmio_write_32(DBSC_DBMEMCONF_0_0, 0x10030a02); // 2GB: V3MSK
#endif
mmio_write_32(DBSC_DBPHYCONF0, 0x00000001);
mmio_write_32(DBSC_DBTR0, 0x0000000B);
mmio_write_32(DBSC_DBTR1, 0x00000008);
mmio_write_32(DBSC_DBTR3, 0x0000000B);
mmio_write_32(DBSC_DBTR4, 0x000B000B);
mmio_write_32(DBSC_DBTR5, 0x00000027);
mmio_write_32(DBSC_DBTR6, 0x0000001C);
mmio_write_32(DBSC_DBTR7, 0x00060006);
mmio_write_32(DBSC_DBTR8, 0x00000020);
mmio_write_32(DBSC_DBTR9, 0x00000006);
mmio_write_32(DBSC_DBTR10, 0x0000000C);
mmio_write_32(DBSC_DBTR11, 0x0000000B);
mmio_write_32(DBSC_DBTR12, 0x00120012);
mmio_write_32(DBSC_DBTR13, 0x01180118);
mmio_write_32(DBSC_DBTR14, 0x00140005);
mmio_write_32(DBSC_DBTR15, 0x00050004);
mmio_write_32(DBSC_DBTR16, 0x071D0305);
mmio_write_32(DBSC_DBTR17, 0x040C0010);
mmio_write_32(DBSC_DBTR18, 0x00000200);
mmio_write_32(DBSC_DBTR19, 0x01000040);
mmio_write_32(DBSC_DBTR20, 0x02000120);
mmio_write_32(DBSC_DBTR21, 0x00040004);
mmio_write_32(DBSC_DBBL, 0x00000000);
mmio_write_32(DBSC_DBODT0, 0x00000001);
mmio_write_32(DBSC_DBADJ0, 0x00000001);
mmio_write_32(DBSC_DBCAM0CNF1, 0x00082010);
mmio_write_32(DBSC_DBCAM0CNF2, 0x00002000);
mmio_write_32(DBSC_DBSCHCNT0, 0x080f003f);
mmio_write_32(DBSC_DBSCHCNT1, 0x00001010);
mmio_write_32(DBSC_DBSCHSZ0, 0x00000001);
mmio_write_32(DBSC_DBSCHRW0, 0x00000200);
mmio_write_32(DBSC_DBSCHRW1, 0x00000040);
mmio_write_32(DBSC_DBSCHQOS40, 0x00000600);
mmio_write_32(DBSC_DBSCHQOS41, 0x00000480);
mmio_write_32(DBSC_DBSCHQOS42, 0x00000300);
mmio_write_32(DBSC_DBSCHQOS43, 0x00000180);
mmio_write_32(DBSC_DBSCHQOS90, 0x00000400);
mmio_write_32(DBSC_DBSCHQOS91, 0x00000300);
mmio_write_32(DBSC_DBSCHQOS92, 0x00000200);
mmio_write_32(DBSC_DBSCHQOS93, 0x00000100);
mmio_write_32(DBSC_DBSCHQOS130, 0x00000300);
mmio_write_32(DBSC_DBSCHQOS131, 0x00000240);
mmio_write_32(DBSC_DBSCHQOS132, 0x00000180);
mmio_write_32(DBSC_DBSCHQOS133, 0x000000c0);
mmio_write_32(DBSC_DBSCHQOS140, 0x00000200);
mmio_write_32(DBSC_DBSCHQOS141, 0x00000180);
mmio_write_32(DBSC_DBSCHQOS142, 0x00000100);
mmio_write_32(DBSC_DBSCHQOS143, 0x00000080);
mmio_write_32(DBSC_DBSCHQOS150, 0x00000100);
mmio_write_32(DBSC_DBSCHQOS151, 0x000000c0);
mmio_write_32(DBSC_DBSCHQOS152, 0x00000080);
mmio_write_32(DBSC_DBSCHQOS153, 0x00000040);
mmio_write_32(DBSC_DBSYSCONF1, 0x00000002);
mmio_write_32(DBSC_DBCAM0CNF1, 0x00040C04);
mmio_write_32(DBSC_DBCAM0CNF2, 0x000001c4);
mmio_write_32(DBSC_DBSCHSZ0, 0x00000003);
mmio_write_32(DBSC_DBSCHRW1, 0x001a0080);
mmio_write_32(DBSC_DBDFICNT_0, 0x00000010);
mmio_write_32(DBSC_DBPDLK_0, 0x0000A55A);
mmio_write_32(DBSC_DBCMD, 0x01000001);
mmio_write_32(DBSC_DBCMD, 0x08000000);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x80010000);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000008);
mmio_write_32(DBSC_DBPDRGD_0, 0x000B8000);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000090);
mmio_write_32(DBSC_DBPDRGD_0, 0x04058904);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000091);
mmio_write_32(DBSC_DBPDRGD_0, 0x0007BB6D);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000095);
mmio_write_32(DBSC_DBPDRGD_0, 0x0007BB6B);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000099);
mmio_write_32(DBSC_DBPDRGD_0, 0x0007BB6D);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000090);
mmio_write_32(DBSC_DBPDRGD_0, 0x04058900);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000021);
mmio_write_32(DBSC_DBPDRGD_0, 0x0024641E);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00010073);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000090);
mmio_write_32(DBSC_DBPDRGD_0, 0x0C058900);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000090);
mmio_write_32(DBSC_DBPDRGD_0, 0x04058900);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000003);
mmio_write_32(DBSC_DBPDRGD_0, 0x0780C700);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000007);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(30)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000004);
mmio_write_32(DBSC_DBPDRGD_0, 0x08C0C170);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000022);
mmio_write_32(DBSC_DBPDRGD_0, 0x1000040B);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000023);
mmio_write_32(DBSC_DBPDRGD_0, 0x2D9C0B66);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000024);
mmio_write_32(DBSC_DBPDRGD_0, 0x2A88C400);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000025);
mmio_write_32(DBSC_DBPDRGD_0, 0x30005200);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000026);
mmio_write_32(DBSC_DBPDRGD_0, 0x0014A9C9);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000027);
mmio_write_32(DBSC_DBPDRGD_0, 0x00000D70);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000028);
mmio_write_32(DBSC_DBPDRGD_0, 0x00000004);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000029);
mmio_write_32(DBSC_DBPDRGD_0, 0x00000018);
mmio_write_32(DBSC_DBPDRGA_0, 0x0000002C);
mmio_write_32(DBSC_DBPDRGD_0, 0x81003047);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000020);
mmio_write_32(DBSC_DBPDRGD_0, 0x00181884);
mmio_write_32(DBSC_DBPDRGA_0, 0x0000001A);
mmio_write_32(DBSC_DBPDRGD_0, 0x13C03C10);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A7);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A8);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A9);
mmio_write_32(DBSC_DBPDRGD_0, 0x000D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C7);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C8);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C9);
mmio_write_32(DBSC_DBPDRGD_0, 0x000D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000E7);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000E8);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000E9);
mmio_write_32(DBSC_DBPDRGD_0, 0x000D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000107);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000108);
mmio_write_32(DBSC_DBPDRGD_0, 0x0D0D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000109);
mmio_write_32(DBSC_DBPDRGD_0, 0x000D0D0D);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00010181);
mmio_write_32(DBSC_DBCMD, 0x08000001);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00010601);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
for (i = 0; i < 4; i++) {
mmio_write_32(DBSC_DBPDRGA_0, 0xB1 + i * 0x20);
r5 = (mmio_read_32(DBSC_DBPDRGD_0) & 0xFF00) >> 8;
mmio_write_32(DBSC_DBPDRGA_0, 0xB4 + i * 0x20);
r6 = mmio_read_32(DBSC_DBPDRGD_0) & 0xFF;
mmio_write_32(DBSC_DBPDRGA_0, 0xB3 + i * 0x20);
r7 = mmio_read_32(DBSC_DBPDRGD_0) & 0x7;
if (r6 > 0) {
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
r2 = (mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFFF8);
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, ((r7 + 1) & 0x7) | r2);
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
r2 = (mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFF00);
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 | r6);
} else {
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
r2 = (mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFFF8);
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 | r7);
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
r2 = (mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFF00);
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 |
(((r5 << 1) + r6) & 0xFF));
}
}
mmio_write_32(DBSC_DBPDRGA_0, 0x00000005);
mmio_write_32(DBSC_DBPDRGD_0, 0xC1AA00A0);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000E0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000100);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00010801);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000005);
mmio_write_32(DBSC_DBPDRGD_0, 0xC1AA00B8);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x0001F001);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C000285);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C000285);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000E0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C000285);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000100);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C000285);
mmio_write_32(DBSC_DBPDRGA_0, 0x0000002C);
mmio_write_32(DBSC_DBPDRGD_0, 0x81003087);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00010401);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
for (i = 0; i < 4; i++) {
mmio_write_32(DBSC_DBPDRGA_0, 0xB1 + i * 0x20);
r5 = (mmio_read_32(DBSC_DBPDRGD_0) & 0xFF00) >> 8;
mmio_write_32(DBSC_DBPDRGA_0, 0xB4 + i * 0x20);
r6 = (mmio_read_32(DBSC_DBPDRGD_0) & 0xFF);
mmio_write_32(DBSC_DBPDRGA_0, 0xB3 + i * 0x20);
r7 = (mmio_read_32(DBSC_DBPDRGD_0) & 0x7);
r12 = (r5 >> 2);
if (r6 - r12 > 0) {
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
r2 = (mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFFF8);
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, ((r7 + 1) & 0x7) | r2);
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
r2 = (mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFF00);
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, ((r6 - r12) & 0xFF) | r2);
} else {
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
r2 = (mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFFF8);
mmio_write_32(DBSC_DBPDRGA_0, 0xB2 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, (r7 & 0x7) | r2);
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
r2 = (mmio_read_32(DBSC_DBPDRGD_0) & 0xFFFFFF00);
mmio_write_32(DBSC_DBPDRGA_0, 0xB0 + i * 0x20);
mmio_write_32(DBSC_DBPDRGD_0, r2 |
((r6 + r5 +
(r5 >> 1) + r12) & 0xFF));
}
}
mmio_write_32(DBSC_DBPDRGA_0, 0x000000A0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000C0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x000000E0);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000100);
mmio_write_32(DBSC_DBPDRGD_0, 0x7C0002C5);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000001);
mmio_write_32(DBSC_DBPDRGD_0, 0x00015001);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000006);
while (!(mmio_read_32(DBSC_DBPDRGD_0) & BIT(0)))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000003);
mmio_write_32(DBSC_DBPDRGD_0, 0x0380C700);
mmio_write_32(DBSC_DBPDRGA_0, 0x00000007);
while (mmio_read_32(DBSC_DBPDRGD_0) & BIT(30))
;
mmio_write_32(DBSC_DBPDRGA_0, 0x00000021);
mmio_write_32(DBSC_DBPDRGD_0, 0x0024643E);
mmio_write_32(DBSC_DBBUS0CNF1, 0x00000000);
mmio_write_32(DBSC_DBBUS0CNF0, 0x00010001);
mmio_write_32(DBSC_DBCALCNF, 0x0100200E);
mmio_write_32(DBSC_DBRFCNF1, 0x00081860);
mmio_write_32(DBSC_DBRFCNF2, 0x00010000);
mmio_write_32(DBSC_DBDFICUPDCNF, 0x40100001);
mmio_write_32(DBSC_DBRFEN, 0x00000001);
mmio_write_32(DBSC_DBACEN, 0x00000001);
mmio_write_32(DBSC_DBPDLK_0, 0x00000000);
mmio_write_32(0xE67F0024, 0x00000001);
mmio_write_32(DBSC_DBSYSCNT0, 0x00000000);
return INITDRAM_OK;
}
int32_t rcar_dram_init(void)
{
return init_ddr_v3m_1600();
}
source/trusted-firmware/trusted-firmware-a-2.8/drivers/renesas/common/ddr/ddr_b/boot_init_dram.c
+4484
View File
File diff suppressed because it is too large Load Diff
source/trusted-firmware/trusted-firmware-a-2.8/drivers/renesas/common/ddr/ddr_b/boot_init_dram_config.c
+2108
View File
File diff suppressed because it is too large Load Diff
source/trusted-firmware/trusted-firmware-a-2.8/drivers/renesas/common/ddr/ddr_b/boot_init_dram_regdef.h
+95
View File
@@ -0,0 +1,95 @@
/*
* Copyright (c) 2015-2021, Renesas Electronics Corporation.
* All rights reserved.
*
* SPDX-License-Identifier: BSD-3-Clause
*/
#define RCAR_DDR_VERSION "rev.0.41"
#define DRAM_CH_CNT 0x04
#define SLICE_CNT 0x04
#define CS_CNT 0x02
/* order : CS0A, CS0B, CS1A, CS1B */
#define CSAB_CNT (CS_CNT * 2)
/* order : CH0A, CH0B, CH1A, CH1B, CH2A, CH2B, CH3A, CH3B */
#define CHAB_CNT (DRAM_CH_CNT * 2)
/* pll setting */
#define CLK_DIV(a, diva, b, divb) (((a) * (divb)) / ((b) * (diva)))
#define CLK_MUL(a, diva, b, divb) (((a) * (b)) / ((diva) * (divb)))
/* for ddr deisity setting */
#define DBMEMCONF_REG(d3, row, bank, col, dw) \
(((d3) << 30) | ((row) << 24) | ((bank) << 16) | ((col) << 8) | (dw))
#define DBMEMCONF_REGD(density) \
(DBMEMCONF_REG((density) % 2, ((density) + 1) / \
2 + (29 - 3 - 10 - 2), 3, 10, 2))
#define DBMEMCONF_VAL(ch, cs) (DBMEMCONF_REGD(DBMEMCONF_DENS(ch, cs)))
/* refresh mode */
#define DBSC_REFINTS (0x0)
/* system registers */
#define CPG_FRQCRB (CPG_BASE + 0x0004U)
#define CPG_PLLECR (CPG_BASE + 0x00D0U)
#define CPG_MSTPSR5 (CPG_BASE + 0x003CU)
#define CPG_SRCR4 (CPG_BASE + 0x00BCU)
#define CPG_PLL3CR (CPG_BASE + 0x00DCU)
#define CPG_ZB3CKCR (CPG_BASE + 0x0380U)
#define CPG_FRQCRD (CPG_BASE + 0x00E4U)
#define CPG_SMSTPCR5 (CPG_BASE + 0x0144U)
#define CPG_CPGWPR (CPG_BASE + 0x0900U)
#define CPG_SRSTCLR4 (CPG_BASE + 0x0950U)
#define CPG_FRQCRB_KICK_BIT BIT(31)
#define CPG_PLLECR_PLL3E_BIT BIT(3)
#define CPG_PLLECR_PLL3ST_BIT BIT(11)
#define CPG_ZB3CKCR_ZB3ST_BIT BIT(11)
#define RST_BASE (0xE6160000U)
#define RST_MODEMR (RST_BASE + 0x0060U)
#define LIFEC_CHIPID(x) (0xE6110040U + 0x04U * (x))
/* DBSC registers */
#include "../ddr_regs.h"
#define DBSC_DBMONCONF4 0xE6793010U
#define DBSC_PLL_LOCK(ch) (0xE6794054U + 0x100U * (ch))
#define DBSC_PLL_LOCK_0 0xE6794054U
#define DBSC_PLL_LOCK_1 0xE6794154U
#define DBSC_PLL_LOCK_2 0xE6794254U
#define DBSC_PLL_LOCK_3 0xE6794354U
/* STAT registers */
#define MSTAT_SL_INIT 0xE67E8000U
#define MSTAT_REF_ARS 0xE67E8004U
#define MSTATQ_STATQC 0xE67E8008U
#define MSTATQ_WTENABLE 0xE67E8030U
#define MSTATQ_WTREFRESH 0xE67E8034U
#define MSTATQ_WTSETTING0 0xE67E8038U
#define MSTATQ_WTSETTING1 0xE67E803CU
#define QOS_BASE1 (0xE67F0000U)
#define QOSCTRL_RAS (QOS_BASE1 + 0x0000U)
#define QOSCTRL_FIXTH (QOS_BASE1 + 0x0004U)
#define QOSCTRL_RAEN (QOS_BASE1 + 0x0018U)
#define QOSCTRL_REGGD (QOS_BASE1 + 0x0020U)
#define QOSCTRL_DANN (QOS_BASE1 + 0x0030U)
#define QOSCTRL_DANT (QOS_BASE1 + 0x0038U)
#define QOSCTRL_EC (QOS_BASE1 + 0x003CU)
#define QOSCTRL_EMS (QOS_BASE1 + 0x0040U)
#define QOSCTRL_INSFC (QOS_BASE1 + 0x0050U)
#define QOSCTRL_BERR (QOS_BASE1 + 0x0054U)
#define QOSCTRL_RACNT0 (QOS_BASE1 + 0x0080U)
#define QOSCTRL_STATGEN0 (QOS_BASE1 + 0x0088U)
/* other module */
#define THS1_THCTR 0xE6198020U
#define THS1_TEMP 0xE6198028U
source/trusted-firmware/trusted-firmware-a-2.8/drivers/renesas/common/ddr/ddr_b/ddr_b.mk
+7
View File
@@ -0,0 +1,7 @@
#
# Copyright (c) 2015-2021, Renesas Electronics Corporation. All rights reserved.
#
# SPDX-License-Identifier: BSD-3-Clause
#
BL2_SOURCES += drivers/renesas/common/ddr/ddr_b/boot_init_dram.c
source/trusted-firmware/trusted-firmware-a-2.8/drivers/renesas/common/ddr/ddr_b/ddr_regdef.h
+5887
View File
File diff suppressed because it is too large Load Diff
source/trusted-firmware/trusted-firmware-a-2.8/drivers/renesas/common/ddr/ddr_b/init_dram_tbl_h3.h
+441
View File
@@ -0,0 +1,441 @@
/*
* Copyright (c) 2015-2019, Renesas Electronics Corporation.
* All rights reserved.
*
* SPDX-License-Identifier: BSD-3-Clause
*/
#define DDR_PHY_SLICE_REGSET_OFS_H3 0x0400
#define DDR_PHY_ADR_V_REGSET_OFS_H3 0x0600
#define DDR_PHY_ADR_I_REGSET_OFS_H3 0x0680
#define DDR_PHY_ADR_G_REGSET_OFS_H3 0x0700
#define DDR_PI_REGSET_OFS_H3 0x0200
#define DDR_PHY_SLICE_REGSET_SIZE_H3 0x80
#define DDR_PHY_ADR_V_REGSET_SIZE_H3 0x80
#define DDR_PHY_ADR_I_REGSET_SIZE_H3 0x80
#define DDR_PHY_ADR_G_REGSET_SIZE_H3 0x80
#define DDR_PI_REGSET_SIZE_H3 0x100
#define DDR_PHY_SLICE_REGSET_NUM_H3 88
#define DDR_PHY_ADR_V_REGSET_NUM_H3 37
#define DDR_PHY_ADR_I_REGSET_NUM_H3 37
#define DDR_PHY_ADR_G_REGSET_NUM_H3 59
#define DDR_PI_REGSET_NUM_H3 181
static const uint32_t DDR_PHY_SLICE_REGSET_H3[DDR_PHY_SLICE_REGSET_NUM_H3] = {
/*0400*/ 0x000004f0,
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/*0457*/ 0x00000c20
};
static const uint32_t DDR_PHY_ADR_V_REGSET_H3[DDR_PHY_ADR_V_REGSET_NUM_H3] = {
/*0600*/ 0x00000000,
/*0601*/ 0x00000000,
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* All rights reserved.
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* All rights reserved.
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* All rights reserved.
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};
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/*
* Copyright (c) 2015-2019, Renesas Electronics Corporation. All rights reserved.
*
* SPDX-License-Identifier: BSD-3-Clause
*/
#include <common/debug.h>
#include <lib/mmio.h>
#include "dram_sub_func.h"
#include "rcar_def.h"
#if RCAR_SYSTEM_SUSPEND
/* Local defines */
#define DRAM_BACKUP_GPIO_USE 0
#include "iic_dvfs.h"
#if PMIC_ROHM_BD9571
#define PMIC_SLAVE_ADDR 0x30U
#define PMIC_BKUP_MODE_CNT 0x20U
#define PMIC_QLLM_CNT 0x27U
#define BIT_BKUP_CTRL_OUT BIT(4)
#define BIT_QLLM_DDR0_EN BIT(0)
#define BIT_QLLM_DDR1_EN BIT(1)
#endif
#define GPIO_BKUP_REQB_SHIFT_SALVATOR 9U /* GP1_9 (BKUP_REQB) */
#define GPIO_BKUP_TRG_SHIFT_SALVATOR 8U /* GP1_8 (BKUP_TRG) */
#define GPIO_BKUP_REQB_SHIFT_EBISU 14U /* GP6_14(BKUP_REQB) */
#define GPIO_BKUP_TRG_SHIFT_EBISU 13U /* GP6_13(BKUP_TRG) */
#define GPIO_BKUP_REQB_SHIFT_CONDOR 1U /* GP3_1 (BKUP_REQB) */
#define GPIO_BKUP_TRG_SHIFT_CONDOR 0U /* GP3_0 (BKUP_TRG) */
#define DRAM_BKUP_TRG_LOOP_CNT 1000U
#endif
void rcar_dram_get_boot_status(uint32_t *status)
{
#if RCAR_SYSTEM_SUSPEND
uint32_t reg_data;
uint32_t product;
uint32_t shift;
uint32_t gpio;
product = mmio_read_32(PRR) & PRR_PRODUCT_MASK;
if (product == PRR_PRODUCT_V3H) {
shift = GPIO_BKUP_TRG_SHIFT_CONDOR;
gpio = GPIO_INDT3;
} else if (product == PRR_PRODUCT_E3) {
shift = GPIO_BKUP_TRG_SHIFT_EBISU;
gpio = GPIO_INDT6;
} else {
shift = GPIO_BKUP_TRG_SHIFT_SALVATOR;
gpio = GPIO_INDT1;
}
reg_data = mmio_read_32(gpio);
if (reg_data & BIT(shift))
*status = DRAM_BOOT_STATUS_WARM;
else
*status = DRAM_BOOT_STATUS_COLD;
#else /* RCAR_SYSTEM_SUSPEND */
*status = DRAM_BOOT_STATUS_COLD;
#endif /* RCAR_SYSTEM_SUSPEND */
}
int32_t rcar_dram_update_boot_status(uint32_t status)
{
int32_t ret = 0;
#if RCAR_SYSTEM_SUSPEND
uint32_t reg_data;
#if PMIC_ROHM_BD9571
#if DRAM_BACKUP_GPIO_USE == 0
uint8_t bkup_mode_cnt = 0U;
#else
uint32_t reqb, outd;
#endif
uint8_t qllm_cnt = 0U;
int32_t i2c_dvfs_ret = -1;
#endif
uint32_t loop_count;
uint32_t product;
uint32_t trg;
uint32_t gpio;
product = mmio_read_32(PRR) & PRR_PRODUCT_MASK;
if (product == PRR_PRODUCT_V3H) {
#if DRAM_BACKUP_GPIO_USE == 1
reqb = GPIO_BKUP_REQB_SHIFT_CONDOR;
outd = GPIO_OUTDT3;
#endif
trg = GPIO_BKUP_TRG_SHIFT_CONDOR;
gpio = GPIO_INDT3;
} else if (product == PRR_PRODUCT_E3) {
#if DRAM_BACKUP_GPIO_USE == 1
reqb = GPIO_BKUP_REQB_SHIFT_EBISU;
outd = GPIO_OUTDT6;
#endif
trg = GPIO_BKUP_TRG_SHIFT_EBISU;
gpio = GPIO_INDT6;
} else {
#if DRAM_BACKUP_GPIO_USE == 1
reqb = GPIO_BKUP_REQB_SHIFT_SALVATOR;
outd = GPIO_OUTDT1;
#endif
trg = GPIO_BKUP_TRG_SHIFT_SALVATOR;
gpio = GPIO_INDT1;
}
if (status == DRAM_BOOT_STATUS_WARM) {
#if DRAM_BACKUP_GPIO_USE == 1
mmio_setbits_32(outd, BIT(reqb));
#else
#if PMIC_ROHM_BD9571
/* Set BKUP_CRTL_OUT=High (BKUP mode cnt register) */
i2c_dvfs_ret = rcar_iic_dvfs_receive(PMIC_SLAVE_ADDR,
PMIC_BKUP_MODE_CNT,
&bkup_mode_cnt);
if (i2c_dvfs_ret) {
ERROR("BKUP mode cnt READ ERROR.\n");
ret = DRAM_UPDATE_STATUS_ERR;
} else {
bkup_mode_cnt &= (uint8_t)~BIT_BKUP_CTRL_OUT;
i2c_dvfs_ret = rcar_iic_dvfs_send(PMIC_SLAVE_ADDR,
PMIC_BKUP_MODE_CNT,
bkup_mode_cnt);
if (i2c_dvfs_ret) {
ERROR("BKUP mode cnt WRITE ERROR. value = %d\n",
bkup_mode_cnt);
ret = DRAM_UPDATE_STATUS_ERR;
}
}
#endif /* PMIC_ROHM_BD9571 */
#endif /* DRAM_BACKUP_GPIO_USE == 1 */
/* Wait BKUP_TRG=Low */
loop_count = DRAM_BKUP_TRG_LOOP_CNT;
while (loop_count > 0) {
reg_data = mmio_read_32(gpio);
if (!(reg_data & BIT(trg)))
break;
loop_count--;
}
if (!loop_count) {
ERROR("\nWarm booting...\n"
" The potential of BKUP_TRG did not switch to Low.\n"
" If you expect the operation of cold boot,\n"
" check the board configuration (ex, Dip-SW) and/or the H/W failure.\n");
ret = DRAM_UPDATE_STATUS_ERR;
}
}
#if PMIC_ROHM_BD9571
if (!ret) {
qllm_cnt = BIT_QLLM_DDR0_EN | BIT_QLLM_DDR1_EN;
i2c_dvfs_ret = rcar_iic_dvfs_send(PMIC_SLAVE_ADDR,
PMIC_QLLM_CNT,
qllm_cnt);
if (i2c_dvfs_ret) {
ERROR("QLLM cnt WRITE ERROR. value = %d\n", qllm_cnt);
ret = DRAM_UPDATE_STATUS_ERR;
}
}
#endif
#endif
return ret;
}
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+17
View File
@@ -0,0 +1,17 @@
/*
* Copyright (c) 2015-2019, Renesas Electronics Corporation. All rights reserved.
*
* SPDX-License-Identifier: BSD-3-Clause
*/
#ifndef DRAM_SUB_FUNC_H
#define DRAM_SUB_FUNC_H
#define DRAM_UPDATE_STATUS_ERR -1
#define DRAM_BOOT_STATUS_COLD 0
#define DRAM_BOOT_STATUS_WARM 1
int32_t rcar_dram_update_boot_status(uint32_t status);
void rcar_dram_get_boot_status(uint32_t *status);
#endif /* DRAM_SUB_FUNC_H */